W większości przypadków najlepszym sposobem stwierdzenia, czy częstotliwość fali sprzężenia zwrotnego dokładnie odpowiada częstotliwości fali odniesienia, jest zaobserwowanie, czy dwa przebiegi zachowują stałą zależność fazową. Jeśli częstotliwość fali sprzężenia zwrotnego jest nieco wyższa niż częstotliwość fali odniesienia, jej faza będzie prowadzić częstotliwość fali odniesienia o rosnącą ilość w każdym cyklu. Podobnie, jeśli jego częstotliwość jest niższa niż wartość odniesienia, jego faza będzie opóźniona w każdym cyklu. Jeśli fala odniesienia jest względnie stabilna, próba utrzymania blokady fazowej da bardzo stabilną blokadę częstotliwości.
Są chwile, kiedy utrzymanie blokady fazy jest trudne lub przynosi efekt przeciwny do zamierzonego, na przykład gdy trzeba wygenerować stabilną częstotliwość, której długoterminowa średnia odpowiada średniej „warblującej” wartości odniesienia. W takim przypadku fakt, że pętla z zablokowaną częstotliwością nie śledziłaby częstotliwości odniesienia tak ściśle, jak pętla z zablokowaną fazą, nie byłaby wadą, ponieważ w tym przypadku jedynym celem pętli byłoby uniknięcie zakłócania częstotliwości w referencji przekazanej do wyjścia. Zasadniczo jednak lepsza odpowiedź pętli synchronizacji fazowej jest lepsza niż luźniejsza reakcja pętli synchronizacji częstotliwości.
Z bardziej teoretycznego punktu widzenia częstotliwość jest pochodną fazową czasu. Równolegle faza jest całką czasową częstotliwości. Tak więc, gdy do kontroli częstotliwości za pomocą VCO wykorzystywany jest detektor fazy, wokół pętli występuje integracja. Lub, z grubsza mówiąc, efekt filtrowania dolnoprzepustowego.
Jak podkreśla supercat, uzyskaną przewagą jest odrzucenie „warbling” lub nawet usterki w referencji.
Wiele lat temu, przy świeżo wybitej BEE, użyłem PLL, aby rozwiązać problem, w którym usterki zegara płyty montażowej, na przykład z powodu kart podłączanych na gorąco, (to był cyfrowy nośnik pętli), powodowały szczególnie wrażliwą kartę na „zablokuj”, odrzucając trwające aktywne połączenie. PLL odrzuciło usterki, tworząc stabilny zegar dla karty linii, który średnio był zablokowany częstotliwościowo na zegarze płyty montażowej.
Myślę, że głównym powodem jest to, że fazę można zmierzyć natychmiast w prawie zerowym czasie, podczas gdy częstotliwość jak w detektorach fazy typu II wbudowanych w wiele bibliotek PLL i układów PLL wymaga co najmniej jednego cyklu zegarowego. a jeśli używasz danych, częstotliwość sygnału może nie być łatwa do wyodrębnienia. Również obecność błędów powoduje błędy.
Rzeczywistość jest taka, że wykrywanie F zapewnia szybszy czas przechwytywania z powodu braku dodatniego sprzężenia zwrotnego, gdy cykl przeskakuje i staje się dodatnim sprzężeniem zwrotnym dla detektorów fazy typu I, takich jak wyłączne bramki LUB, miksery fazowe diod lub tranzystorów. ale są one bardziej odporne na usterki i ignorują fałszywe przejścia.
Detektory wrażliwe na zbocze, niezależnie od tego, czy mają one fazę, liczbę cykli, czy wykrywanie częstotliwości, nie są odporne na usterki i nie pasują dobrze do głośnych sygnałów wejściowych, ale są bardzo przydatne do skalowania częstotliwości PLL z szerokim zakresem błędu częstotliwości wejściowej do syntezy zegara, gdy detektory fazowe analogowe lub typu I mają więcej trudności w szerokim zakresie przechwytywania bez zwiększania przepustowości i wzmocnienia pętli.
Moim ulubionym PLL było przechwytywanie zaszumionych danych w nieużywanym przedziale czasu pionowego wygaszania telewizora (VBI). Dane były proste NRZ 4 Mb / s dla jednej linii danych w każdym polu. lub 1/120 sek. dla NTSC. VCXO zostało przekonwertowane na sygnał piłokształtny, a dane były transmitowane analogowo, gdzie mógł występować szum. Dane zostały przefiltrowane w celu podniesienia cosinusa w celu wyeliminowania ISI i zróżnicowane do wytworzenia impulsów jednego strzału, które próbkowałyby fazę sygnału Sawtooth, a następnie utrzymywały do następnego przejścia bitowego. Był wystarczająco stabilny, aby pozostawać w synchronizacji między polami, ale mógł poprawić błąd fazy w granicach 1%. Używaliśmy go do cyklicznej transmisji wykonywalnych gier dla VIC-20 TRS-80 we wczesnych latach 80-tych, tak że wyglądał na modem 2-drożny, który był tylko serwerem wysyłającym wszystkie gry do szybkiego wyboru (wtedy małe pliki)
Sygnał detektora fazy wykorzystujący obwód S&H zawsze wytwarza sygnał błędu, który jest duplikatem próbkowanego sygnału ... w moim przypadku ostry sygnał piłokształtny. Błąd zerowej fazy. krawędzie danych ustawione w linii ze środkiem Sawtooth.
źródło
Z matematycznego punktu widzenia detektory faz nie porównują faz sygnałów. Zazwyczaj detektory fazowe wytwarzają funkcje nieliniowe (np. Sin, piłokształt, wiązka impulsów), które w pewnym przybliżeniu zależą tylko od różnicy faz między dwoma sygnałami. Skomplikowana nieliniowa dynamika układu dziur (VCO + detektor fazy + filtr) zmusza pętlę synchronizacji fazy do synchronizacji częstotliwości VCO z częstotliwością wejściową. Różne modyfikacje PLL są stosowane w celu polepszenia charakterystyki wydajności ( Hold-in, pull-in i lock-in obwodów opartych na PLL: rygorystyczne definicje matematyczne i ograniczenia teorii klasycznej.), aby zsynchronizować częstotliwości szybciej i bardziej niezawodnie. Jednym z najpopularniejszych detektorów faz jest detektor częstotliwości fazowej (PFD), który wykorzystuje różnicę częstotliwości sygnałów w celu poprawy tych charakterystyk. Dobry przegląd matematyczny analogowych modeli PLL podano w pętli synchronizacji fazowej: modele nieliniowe i ograniczenia teorii klasycznej
źródło