Charakterystyka kondensatorów obejściowych

Czytałem kilka postów, w tym czapki odsprzęgające, a także notatkę dotyczącą aplikacji Xilinx Power Distribution Network .

Mam pytanie dotyczące wartości kondensatorów w systemie dystrybucji mocy. Niestety uważam, że muszę podać nieco tła, zanim będę mógł zadać to pytanie.

Jak stwierdzono zarówno w poście na forum, jak i w notatce aplikacji, fizyczna geometria kondensatora dyktuje samoindukcyjność. W przypadku odłączenia kondensator można modelować jako mały zasilacz o wewnętrznej rezystancji, indukcyjności i pojemności. W dziedzinie częstotliwości widok impedancji wewnętrznej kondensatora jest „korytem”, w którym początek (zero) koryta jest podyktowany wartością pojemności, a koniec (biegun) pochodzi z indukcyjności pasożytniczej. Najniższy punkt niecki jest ustalany albo przez rezystancję pasożytniczą, albo przez najniższą wartość częstotliwości rezonansowej kombinacji LC wartości kondensatora / pasożytniczej wartości indukcyjnej (w zależności od tego, która z nich ma wyższą impedancję).

Poniżej znajduje się obraz ilustrujący charakterystykę kondensatora

wprowadź opis zdjęcia tutaj

tutaj jest równanie częstotliwości rezonansowej.

\frac{1}{2 π \sqrt{L \times C}}

$\frac{1}{2\pi \sqrt{L \times C}}$

Dzięki takiemu rozumowaniu można wybrać kondensator o największym rozmiarze w danym rozmiarze opakowania, na przykład 0402, a właściwości bieguna nie zmienią się, a tylko zero zostanie przesunięte na niższą częstotliwość (na zdjęciu nachylenie w dół byłoby przesunięty w lewo, aby uzyskać duże wartości kondensatorów), umożliwiając ominięcie szerszych pasm częstotliwości. Biegun rezonansowy, który określa górną część kondensatora, powinien obejmować każdy kondensator o wyższej wartości o tym samym rozmiarze.

Później w notatce aplikacji znajduje się sekcja o nazwie „Umieszczenie kondensatora”, w której, jak opisano w odpowiedzi Olin, skuteczność kondensatora nie dotyczy tylko indukcyjności nasadki, ale ma również związek z umieszczeniem nasadki . Mówiąc w języku potocznym, problem polega na tym, że gdy układ scalony zaczyna pobierać większą moc, napięcie zaczyna spadać, czas potrzebny do ujścia tego zwarcia przez kondensator odsprzęgający zależy od prędkości propagacji materiału, który sygnał (napięcie drop) musi podróżować, w zasadzie im bliżej, tym lepiej. Przykład zamieszczono w notatce aplikacji, która jest następująca

0,001 uF kondensator ceramiczny X7R, pakiet 0402 Lis = 1,6 nH (teoretyczna indukcyjność zarówno pasożytniczej samoindukcyjności, jak i indukcyjności płyty)

F r i s = \frac{1}{2 π \sqrt{L \times C}}

$Fris = \frac{1}{2\pi \sqrt{L \times C}}$

F r i s = \frac{1}{2 π \sqrt{1.6 \times 10^{-} 9 \times 0.001 \times 10^{-} 6}} = 125.8 M H z

$Fris = \frac{1}{2\pi \sqrt{1.6\times10^-9 \times 0.001\times10^-6}} = 125.8MHz$

Okres tej częstotliwości to Tris

T r i s = \frac{1}{F r i s}

$Tris = \frac{1}{Fris}$

T r i s = \frac{1}{125.8 \times 10^{6}} = 7.95 n s

$Tris = \frac{1}{125.8\times10^6} = 7.95ns$

Aby kondensator był skuteczny, musi być w stanie reagować szybciej niż napięcie może spaść na pinie. Jeśli spadek napięcia miałby nastąpić szybciej niż 7,95ns, upłynęłoby trochę czasu między zapadem na pinie a zdolnością kondensatorów do zareagowania na ten zapad objawiający się skokami napięcia, możliwe jest obniżenie napięcia do punktu brązowiejącego, lub zresetuj. Aby kondensator pozostał skuteczny, zmiana napięcia musi następować wolniej niż pewna część okresu rezonansowego (Tris). Aby skwantyzować to stwierdzenie, zaakceptowany efektywny czas odpowiedzi kondensatora wynosi 1/40 częstotliwości rezonansowej, więc efektywna częstotliwość tego kondensatora jest naprawdę

E f f e c t i v e F r i s = \frac{125.8 \times 10^{6}}{40} = 3.145 M H z

$Effective Fris = \frac{125.8\times10^6}{40} = 3.145MHz$

lub kondensator będzie w stanie pokryć zapad, który występuje w okresie .318uS.

E f f e c t i v e T r i s = \frac{1}{3.145 \times 10^{6}} = .318 u s

$Effective Tris = \frac{1}{3.145\times10^6} = .318us$

Niestety kondensator zwykle nie może być umieszczony na pinie, dlatego materiał, z którego składa się PCB, powoduje inne opóźnienie. Opóźnienie to można modelować jako prędkość propagacji materiału. W notatce aplikacji prędkość propagacji standardowego dielektryka FR4 wynosi 166ps na cal.

Wykorzystując efektywny okres rezonansu (Tris) z góry i prędkość propagacji materiału, możemy znaleźć odległość, przy której kondensator pozostaje skuteczny w efektywnym fris.

D i s t a n c e (x) = \frac{t i m e (t)}{s p e e d (\frac{t}{x})}

$Distance(x) = \frac{time(t)}{speed(\frac{t}{x})}$

D i s t a n c e (x) = \frac{.318 \times 10^{-} 6}{1.66 \times 10^{-} 12} = 1.20 i n

$Distance(x) = \frac{.318\times10^-6}{1.66\times10^-12} = 1.20in$

Wreszcie mogę zadać pytanie!

Ponieważ rozmiar pakietu jest częścią czapki, która łagodzi biegun lub górną granicę impedancji modelowanego zasilacza, nie powinno mieć znaczenia, czy mam użyć pakietu 0,401F z czapką 0402, czy kondensatora 0,47uF Pakiet 0402. Lepszym sposobem ustalenia Fris nasadki jest znalezienie częstotliwości, przy której rezystancja wewnętrzna lub efektywna pojemność przecina się z biegunem (w zależności od tego, który punkt jest wyższy). Czy to jest poprawne? czy jest jakiś inny czynnik, którego nie wziąłem pod uwagę?

capacitor frequency decoupling-capacitor Dave
źródło

Łał! A potem powiedzmy, że po prostu stawiamy czapkę 100nF :-)

Federico Russo,

W obliczeniach częstotliwości rezonansowej brakuje pierwiastka kwadratowego. Powinien wynosić F = 1 / (2 Pi sqrt (LC)).

Olin Lathrop,

Rozmiar jest ważny. Czapka 1nF może nie pomieścić wystarczającej ilości energii, aby pokonać spadek. Musisz wiedzieć, jaki prąd powoduje spadek i czas jego trwania.

stevenvh

@Olin Lathrop. Ups, dziękuję! Cóż, reputacja mnie bije ponownie, nie mogę edytować posta bez 10 ... jeśli kiedykolwiek tam dotrę, naprawię to.

Dave

@Dave: „zaakceptowany efektywny czas odpowiedzi kondensatora wynosi 1/40 okresu rezonansu”, ale następnie dzielisz częstotliwość przez 40. Dzielenie okresu = pomnożenie częstotliwości.

Federico Russo,

Moja ulubiona książka o elektronice to „ High Speed Digital Design: A Handbook Of Black Magic ”. Bardzo polecam tę książkę. To wydaje się drogie, ale jest całkowicie warte swojej ceny. Ta książka ma 12 stron na temat wyboru czapki obejściowej! Autor, Howard Johnson, prowadzi również niektóre zajęcia z oddzielaniem czapek jako jednym z tematów.

Kilka ważnych rzeczy, których nauczyłem się przez lata i które poparłem w tej książce, jest to, że „standardowe praktyki” z pułapami odsprzęgającymi są prawie zawsze błędne i istnieje więcej sztuki niż nauki, jeśli chodzi o ich wybieranie i kierowanie .

Istnieje wiele obliczeń, które można wykonać w odniesieniu do limitów odsprzęgających, ale wiele z nich nie jest dokładnych z powodu wielu rzeczy. Same czapki są bardzo różne (szczególnie wyższe czapki dielektryczne, takie jak X7R). Układ PCB bardzo zmienia rzeczy (i musisz pomyśleć w tym przypadku w 3D). Temperatura i napięcie zmienią zachowanie nakrętek. Pojedyncza nasadka zachowuje się zarówno jako „nasadka wygładzająca zasilacz”, jak i „nasadka powrotna obejścia sygnału AC”. Itp.

Johnson po wielu eksperymentach odkrył, że indukcyjność jest najważniejszym czynnikiem i zalewa prawie wszystkie inne względy. Tak więc celem przy wybieraniu i umieszczaniu czapek odsprzęgających jest użycie wielu fizycznie małych czapek o najwyższej wartości praktycznej i poprowadzenie ich tak, aby całkowita indukcyjność była jak najniższa.

Idealnym rozwiązaniem byłoby użycie dużej ilości czapek 0,1 uF w pakiecie 0402. Umieść je pod chipem na tylnej stronie płytki drukowanej. Czapkę należy poprowadzić jak na obrazku poniżej. I przelotki przechodzą bezpośrednio do płaszczyzny zasilania / uziemienia (nie do styków zasilania układu, ponieważ zwykle zwiększałoby to indukcyjność). Jeśli umieścisz czapkę pod mikroukładem, czasami możesz udostępnić to samo bez żadnych problemów.

właściwy układ czapek odsprzęgających

Powodem, dla którego wybrano czapkę 0,1 uF, jest to, że jest to najwyższa praktyczna opcja w pakiecie 0402. Powodem, dla którego wybrano 0402, jest to, że jest to najmniejszy praktyczny rozmiar i chcesz użyć wielu z nich, aby obniżyć efektywną ESL / ESR. Oczywiście wszystkie zakłady są wyłączone, jeśli masz 2-warstwową płytkę drukowaną bez zasilania i płaszczyzny uziemienia.

Nie chcę umniejszać znaczenia matematyki, co jest ważne, ale złożoność oddzielania zasilania i ścieżek powrotnych prądu przemiennego często sprawia, że matematyka nie jest tak praktyczna w prawdziwym świecie. W prawdziwym świecie „praktyczna zasada” naprawdę pomaga. Spośród wielu praktycznych reguł tego tematu tylko Howard Johnson udowodnił, że inne reguły nie działają i zapewnił tę lepszą regułę. Moje eksperymenty i doświadczenia wykazały, że to prawda.

źródło

Tak, równania są ważne, o ile pamiętasz, aby pomnożyć przez zero i dodać odpowiednią ilość na końcu.

Olin Lathrop,

@Olin Lathrop Doh! DZIELIŁEM się przez zero, a nie MULTIPLYING. Dlatego dla mnie to nigdy nie działało!

Ograniczniki obejścia służą zarówno do minimalizacji lokalnych zapadów w VDD-VSS, jak również do minimalizacji skoków głównego prądu zasilania. Pod warunkiem, że VDD-VSS nie spadnie tak bardzo, że powoduje problemy, dalsze redukcje skoków prądu zasilania mogą być bardziej przydatne niż redukcje spadków VDD-VSS (ponieważ to pierwsze powoduje zakłócenia elektromagnetyczne). Spodziewałbym się, że zastosowanie zaślepki między płaszczyzną uziemienia a przewodami zasilającymi chipa byłoby optymalne dla redukcji EMI; zgodziłbyś się z tym?

supercat

@ supercat Nie śledziłem całkowicie. Czapki bezpośrednio na pinach zasilania / gnd zmniejszą EMI związane z mocą, ale zwiększą EMI ze względu na zwiększony obszar pętli sygnałów plus ich ścieżkę powrotną. Gdybym musiał wybierać między czapkami na szpilkach a czapkami w / przelotkami do samolotów, wybrałbym przelotki do samolotów. Jeśli nałożysz czapki na tylną stronę płytki, możesz mieć ciasto i zjeść je. Jeśli nie mogę tego zrobić, zrobiłbym tak dużo „kreatywnego routingu”, jak to możliwe, aby zrobić jedno i drugie - zasadniczo kompromis, prawdopodobnie dzięki większej liczbie nakładek i umieszczaniu ich wszędzie, gdzie tylko mogę.

@David Kessner: Myślałem, że jeśli ograniczenie znajduje się między zasilaniem a układem, wówczas wartość dI / dt zasilania będzie ograniczona przez wielkość, która zwalnia napięcie ograniczenia obwodu obejściowego. W przeciwnym razie, jeśli np. Indukcyjność między pinami a zasilaniem jest 10 razy większa niż indukcyjność między pinami a nasadką, wówczas 10% dowolnego impulsu prądu zostanie przekazane do zasilania. Czy moje myślenie jest błędne?

supercat

Charakterystyka kondensatorów obejściowych

Odpowiedzi: