Odsprzęganie kondensatorów na dolnej warstwie?

Używam kondensatorów odsprzęgających 0,01 uF w pakiecie 0805 na każdej parze V _cc / GND moich CPLD . Łącznie około ośmiu kondensatorów). Znaleźć się nieco łatwiej trasy płytę czy kondensatory segregowania są umieszczone w dolnej warstwie i połączone V _cc i szpilki GND CPLD / MCU wykorzystaniem przelotek .

Czy to dobra praktyka? Rozumiem, że celem jest zminimalizowanie pętli prądowej między układem a kondensatorem.

Moja dolna warstwa służy również jako płaszczyzna uziemienia. (jest to płyta dwuwarstwowa, więc nie mam płaszczyzny V _cc ), więc nie muszę podłączać uziemienia kondensatora za pomocą przelotek. Oczywiście, pin GND układu jest podłączony za pomocą via. Oto zdjęcie, które lepiej to ilustruje:

Gruby ślad zbliżający się do kondensatora to V _cc (3,3 V) i jest on połączony z innym grubym śladem, który pochodzi prosto ze źródła zasilania. W ten sposób dostarczam V _cc do wszystkich kondensatorów. Czy dobrą praktyką jest łączenie wszystkich kondensatorów odsprzęgających w taki sposób, czy też napotkam problemy na drodze?

Alternatywnym sposobem, w jaki widziałem użycie, jest to, że istnieje jeden ślad dla V _cc i inny dla GND, który biegnie od źródła zasilania. Kondensatory odsprzęgające następnie „stukają” w te ślady. Zauważyłem, że w tym podejściu nie było płaszczyzny uziemienia - tylko grube ślady V _cc i GND biegnące z jednego punktu. Trochę jak moje podejście V _cc opisane w poprzednim akapicie, ale również przyjęte dla GND.

Które podejście byłoby lepsze?

Rysunek 2

Rycina 3

Oto kilka zdjęć kondensatorów odsprzęgających. Myślę, że spośród nich najlepszy jest ten, w którym kondensator znajduje się w górnej warstwie - zgadzacie się?

Oczywiście potrzebuję jednego dla pinu GND, jeśli chcę, aby łączył się z płaszczyzną uziemienia. Jeśli chodzi o wartość, w dokumentacji Altera podano od 0,001 uF do 0,1 uF, więc ustaliłem na 0,01 uF. Niestety, mimo że w myślach zauważyłem, że będę potrzebować kolejnego kondensatora o długości mniejszej niż 3 cm, nie pamiętałem, aby zastosować go na schemacie. W oparciu o sugestie dodam również 1 kondensator uF równolegle do każdej pary Vdd / GND.

Jeśli chodzi o moc - użyję 100 elementów logicznych dla 100-bitowego rejestru przesuwnego. Częstotliwość operacji jest w dużej mierze zależna od interfejsu SPI MCU, którego użyję do odczytu rejestru przesuwnego. Będę używać najwolniejszej częstotliwości, jaką AVR Mega 128L pozwala na SPI (tj. 62,5 kHz). Mikrokontroler będzie pracował na częstotliwości 8 MHz za pomocą wewnętrznego oscylatora.

Po przeczytaniu poniższych odpowiedzi martwię się teraz o mój samolot naziemny. Jeśli rozumiem odpowiedź Olina, nie powinienem podłączać styku GND każdego kondensatora do płaszczyzny uziemienia. Zamiast tego powinienem podłączyć piny GND do głównej sieci GND w górnej warstwie, a następnie podłączyć tę sieć GND do głównego powrotu. Czy mam rację tutaj?

Jeśli tak jest, czy w ogóle powinienem mieć samolot naziemny? Jedynymi innymi układami na płycie są MCU i inny CLPD (choć to samo urządzenie). Poza tym to tylko kilka nagłówków, łączników i elementów pasywnych.

Oto CPLD z kondensatorami 1 uF i siecią gwiazd dla V _cc . Czy to wygląda na lepszy projekt?

Martwię się teraz, że punkt gwiazdy (lub obszar) będzie kolidował z płaszczyzną podłoża, ponieważ znajdują się na tej samej warstwie. Zauważ też, że podłączam V _cc tylko do styku V _cc większych kondensatorów . Czy to dobrze, czy powinienem podłączyć _Vcc do każdego kondensatora osobno?

No i proszę, nie przejmuj się nielogicznym oznaczeniem kondensatora. Naprawię to teraz.

$V_{DD}/V_{SS}$
$\mu$

edytuj
Trzeci zrzut ekranu jest zdecydowanie najlepszy pod względem rozdzielania. (Pozwoliłbym nawet, aby ślady schodziły prosto w dół.) Nie widzę problemu z płaszczyzną podłoża ani z łącznikami do niej podłączonymi. Po prostu nie umieszczaj przelotu między nasadką a kołkami CPLD. Ograniczniki odległości-CPLD powinny być bardzo krótkie, w miarę możliwości nawet krótsze! :-)

edytuj 2
Nie zwracałem najpierw uwagi na pakiet, ale twój czwarty zrzut ekranu pokazuje, że: pakiety twoich czapek są ogromne . Widzę, że Mark też to zanotował i zgadzam się z nim: zmień rozmiar na mniejszy. 0402 jest obecnie standardem, a twój sklep montażowy PCB może również produkować 0201. ( AVX ma 10nF X7R w pakiecie 0201). Mniejszy pakiet pozwoli ci umieścić kondensator bliżej układu scalonego, a jednocześnie pozostawić miejsce na sąsiednie ślady.

Dalsza lektura
Wybór kondensatorów MLC do zastosowań w obwodach / odsprzęganiu . Dokument AVX
przy użyciu kondensatorów odsprzęgających . Dokument cyprysowy

Zgadzam się, że ogólnie rzecz biorąc, nie jest to wielka sprawa, jeśli nakładki bypassu są umieszczane po drugiej stronie płytki od układu, który omijają. W przypadku pakietów BGA jest to jedyny sposób na ominięcie niektórych par zasilania / uziemienia. Chodzi o to, aby zminimalizować pętlę zamknięcia obejścia. Jeśli najlepszym sposobem na osiągnięcie tego jest umieszczenie zaślepki pod układem, to nie ma problemu.

Jednak w twoim przypadku nie ma to sensu. Nie ma nic na górnej warstwie, w której byłaby czapka, więc podłącz go bezpośrednio do pinów i dodaj jeden do warstwy gruntu.

Jest jeszcze jeden powód, dla którego nie podoba mi się twój układ niezależnie od omijania. Prowadzisz połączenie między stykiem uziemienia mikroukładu a stroną uziemienia kołpaka obejściowego wzdłuż głównej płaszczyzny uziemienia. Teraz masz antenę centralną zasilaną centralnie zamiast płaszczyzny uziemienia. Staraj się utrzymywać prądy w pętli wysokiej częstotliwości poza płaszczyzną uziemienia. Upewnij się, że pętla między układem a osłoną obejścia jest tak krótka, jak to możliwe, a następnie podłącz uziemienie tej pętli do głównej sieci uziemiającej w jednym miejscu. To samo dotyczy części mocy pętli. Dzięki temu prądy o wysokiej częstotliwości są zamknięte, a jednocześnie zapewnia dobre połączenia uziemienia i zasilania. Nie ma to znaczenia dla ominięcia, ale ma to znaczenie w odniesieniu do emisji RF.

Celem (jak wiecie) jest zapewnienie możliwie najniższej impedancji między mocą a ziemią, dlatego ważne jest, aby możliwie jak najkrótsze były ślady (od styku do kondensatora). Płyta 4-warstwowa lub większa jest o wiele łatwiejsza do osiągnięcia przy wysokich częstotliwościach, ale ostrożnie można to zrobić na płycie 2-warstwowej.

Zrobiłem całkiem sporo 2-warstwowych płyt testowych FPGA i używam metody, o której wspomina Steven, z czapką i śladami na tej samej warstwie - zwykle używałem 100nF i 10nF tuż obok siebie na każdym zestawie pinów zasilania (najbliższy 10nF do pinów) z kilkoma 1uF i 10uF dalej.

Jeśli używasz przelotek w powyższym projekcie, idealnie pierwszą rzeczą, którą spotykają ślady, jest kondensator, a nie przelotki (tj. Jak wspomniano powyżej, ale z przelotkami). Więc w powyższym projekcie, jeśli masz pady kondensatora między stykami i przelotki i tuż obok przelotek (tzn. brak śladu, jak via to rozszerzenie pada), wtedy tworzysz możliwie najmniejszą pętlę. Jeśli masz czapkę na spodzie (bardzo często, że „pod” układem scalonym z przelotkami do uziemienia / płaszczyzny zasilania), po prostu trzymaj bardzo krótką ścieżkę do przejścia przez pin, a następnie czapkę tuż obok via na drugim bok.

Ważne jest utrzymywanie niskiej impedancji w szerokim paśmie. Kondensatory o różnych wartościach mają różne SRF (częstotliwości samorezonansowe), zwykle im większy pułap, tym niższy SRF. Tak więc umieszczenie np. 2 x 1uF, 4 x 100nF, 8 x 10nF na szynach CPLD / FPGA pomoże to zapewnić. Jeśli spojrzysz na notatki aplikacji dostawcy lub na schemat deweloperski, powinieneś zobaczyć system odsprzęgania podobny do opisanego powyżej.

Oto przykład impedancji kondensatora na częstotliwości (z dokumentu TI ):

Czapka na górze lub na dole nie ma żadnej różnicy, jeśli musisz używać obu na dwa sposoby.

W tym przypadku nasadka na dole jest dobra, ponieważ uzyskuje się bezpośrednie połączenie z uziemieniem, a użycie połączenia przelotowego lub równoważnego jest nieuniknione.

ALE mówisz, że rozumiesz, że celem jest zminimalizowanie pętli między czipem a czapką - i wtedy robisz niepotrzebną. Nie jest zbyt duży, ale jest znacznie większy, niż powinien. Biegniesz od czapki, pod padem IC do via, a potem znowu do padów IC. Możesz albo umieścić przelotkę na zewnętrznej stronie IC obok nasadki, aby mieć mniej więcej zerową pętlę między nasadką a IC, lub, co lepiej, umieścić nasadkę POD CZUŁEM albo tuż poniżej przelotek, jak pokazano tutaj, lub elektrycznie co najlepsze, n = przesuń nieco przelotki w dół i umieść nasadkę tuż nad przelotkami, w których ścieżki do układu scalonego spotykają się z przelotkami dla minimalnej możliwej pętli.

Czy to ma znaczenie? - całkiem możliwe, że nie. Ale jeśli uda ci się dopasować czapkę do styków układu scalonego przy około zerowym koszcie, dobrze to zrobić.

Istnieje potencjalnie poważniejszy problem:

Pytasz o dystrybucję VCC / Gnd za pomocą ścieżki / ścieżki lub ścieżki płaszczyzny podłoża.
Z tych ścieżek / płaszczyzny podłoża jest potencjalnie lepsza, ponieważ może pomóc zminimalizować impedancję uziemienia, ALE „szczeliny”, w których ścieżki na dole przecinają „krajobraz” płaszczyzny uziemienia, mogą powodować wiele problemów. Jak pokazano, masz ładną małą antenę promieniującą w gnieździe w dolnej warstwie. biegnie od IC + lewą ręką, a następnie w gnieździe do cap + ve. To prawdopodobnie przydatna pętla sprzęgająca przy kilkuset MHz.

Gdzie indziej możesz wziąć + ve na górnej ścieżce przez szczelinę płaszczyzny uziemienia, a następnie połączyć się ze zdalnym punktem (powiedzmy IC + ve) i podłączyć pin uziemienia IC do płaszczyzny uziemienia na IC. Prąd przepłynie następnie przez górną ścieżkę, przez szczelinę, do układu scalonego, na zewnątrz, jeśli pin gnd układu scalonego, do płaszczyzny uziemienia, przez gp w kierunku zasilacza, ale spotykając gniazdo po drodze. Aby ominąć szczelinę, przesunie się na boki do odpowiednio niskiej ścieżki impedancji wokół szczeliny, a następnie z powrotem pod górną ścieżką i po drodze. Przepływ prądu ziemnego wzdłuż boków i wokół gniazda tworzy bardzo ładny nadajnik UHF. A także może działać jako odbiorca.

Niektóre osoby muszą je zaprojektować - możesz je mieć za darmo :-(.

Nota aplikacyjna Freescale - Compact Integrated Antennas mówi:

W najgorszym przypadku lepiej byłoby mieć dwie górne ścieżki dla podłoża i V +, jeśli można zrównoważyć ścieżkę do każdej z nich i zminimalizować separację między ścieżkami we wszystkich punktach. Rozkład gwiazd jest najlepszy, jeśli jest to wykonalne. Tam, gdzie nie można uniknąć kilku sygnałów zasilających na jednej ścieżce zasilania, należy upewnić się, że sygnały umieszczone na parze ścieżek przez komponenty w jednym miejscu nie wpływają niekorzystnie na inne na tej samej parze ścieżek. nieważne za wszelką cenę posiadanie wielu ścieżek zasilania opartych na ścieżkach do jednego zasilanego miejsca. W klasycznym idealnym i rzadko w pełni wykonalnym systemie wszystkie źródła zasilania są w układzie gwiazdy łączącym się tylko z zasilaczem.

Jeśli umieścisz czapki na dnie, wtedy płyta będzie wymagała dodatkowej przeprawy przez pick-and place i reflow piekarnik. To zwiększy koszt gotowej planszy.

Trochę nie na temat, ale ponieważ twoje wymagania dotyczące częstotliwości są (bardzo) skromne, masz możliwość obniżenia siły napędu lub szybkości narastania na CPLD (jeśli jest obsługiwany). Im bardziej strome przejście logiczne, tym więcej komponentów o wysokiej częstotliwości zawiera. Wolniejsze tempo przełączania zmniejszy stany przejściowe i zmniejszy zapotrzebowanie na sieć odsprzęgającą.