Pytania oznaczone «clock»

Sygnał cyfrowy, który przechodzi w stan wysoki i niski przy określonej częstotliwości.

40
Jak satelity GPS odświeżają swoje zegary

W jaki sposób satelity GPS utrzymują dokładne zegary na pokładzie? Zakładam, że muszą uzyskać aktualizację ze stacji bazowej. Ale jak się upewnić, że po aktualizacji wszystkie satelity są zsynchronizowane, tzn. Nie ma przesunięcia fazowego. Masz swoją stację bazową na ziemi i załóż, że wszystkie...

22
Dlaczego zegary są używane w komputerach?

Jak wiem, zegar kontroluje wszystkie operacje logiczne, ale także ogranicza prędkość komputera, ponieważ bramki muszą czekać na zmianę zegara z niskiej na wysoką lub z wysokiej na niską w zależności od komponentu. Gdyby nie włączono zegara, bramki zmieniałyby się tak szybko, jak to możliwe, za...

18
Dlaczego wyzwalanie zbocza jest lepsze niż wyzwalanie poziomu?

Próbuję zrozumieć, dlaczego wyzwalanie krawędzi jest lepsze niż wyzwalanie poziomu. W mojej książce nie jest to jasno wyjaśnione. Po przeszukaniu Internetu dowiedziałem się, że wyzwalanie krawędzi jest niewrażliwe na usterki, podczas gdy wyzwalanie poziomu jest wrażliwe. Co to znaczy? Nie jestem...

18
Korzystasz z ATMega328 z wewnętrznym oscylatorem?

Mam projekt, który moim zdaniem najlepiej pasuje do ATMega328P. Jednak w każdym prostym projekcie, który widziałem, ludzie zawsze podłączają zewnętrzny oscylator 16 MHz. Z tego, co widzę, powinien mieć wewnętrzny oscylator 8 MHz. Mój projekt nie wymaga dużej mocy obliczeniowej, taktowanie nie musi...

12
Minimalna szybkość zegara i niezawodność I2C

Czy istnieje minimalna częstotliwość taktowania określona przez I2C? Wiem, że najczęściej stosowana częstotliwość taktowania to 100 kHz i istnieje tryb „szybki” 400 kHz obsługiwany przez niektóre urządzenia oraz szybszy tryb jeszcze obsługiwany przez inne urządzenia (myślę, że 1 MHz?). Ponieważ...

11
Kiedy muszę użyć układu IC bufora zegara?

Projektuję obwód i płytkę drukowaną do sterowania 7 przetwornikami cyfrowo-analogowymi z układu FPGA. (DAC to AD9762 ) Czy można sterować wejściami zegara na wszystkich 7 przetwornikach cyfrowo-analogowych za pomocą pojedynczego wyjścia zegarowego (z pinu wyjściowego PLL) układu FPGA? Czy to...