Jestem trochę zdezorientowany, jeśli powinienem używać liczb całkowitych w VHDL do sygnałów syntezy i portów itp. Używam std_logic w portach najwyższym poziomie, ale wewnętrznie I został za pomocą liczb całkowitych dystansowych wszędzie. Natknąłem się jednak na kilka odniesień do osób, które...
Czy wyjaśnienie, że propagowanie sprzętu cyfrowego trwa dłużej? Na przykład synteza programowa jest bardzo wolna w porównaniu do syntezy
Na kursach z projektowania logicznego wszyscy dowiedzieliśmy się, że można zminimalizować funkcję logiczną, na przykład za pomocą mapy Karnaugh lub algorytmu Quine – McCluskey . Dowiedzieliśmy się również, że wartości „Don't Care” zwiększają potencjał minimalizacji. Na przykład weź plik rejestru....
Czy są dostępne jakieś darmowe lub otwarte narzędzia do syntezy, które mogą przekształcić Verilog RTL w ogólną listę bramek? (złożony z ogólnych NAND, NOR, XOR, D-flopów / rejestrów itp. Optymalizacja nie jest wymagana.) Jeśli nie dla pełnego języka, to co powiesz na „przydatny” podzbiór RTL (poza...
Znam dwa sposoby syntezy zmiennej VHDL przez narzędzie do syntezy: Zmienna zsyntetyzowana jako logika kombinacyjna Zmienna zsyntetyzowana w sposób niezamierzony jako Latch (gdy niezainicjowana zmienna jest przypisana do sygnału lub innej zmiennej) Jakie są inne sposoby syntezy zmiennej VHDL?...