To pytanie dotyczy implementacji filtra IIR w układzie FPGA z segmentami DSP, z bardzo szczegółowymi kryteriami. Powiedzmy, że tworzysz filtr bez stuknięć w przód i tylko 1 stuknij w tył, z tym równaniem: y[ n ] = y[ n - 1 ] ⋅ b 1 + x [ n ]y[n]=y[n-1]⋅b1+x[n]y[n] = y[n-1] \cdot b1 + x[n] (patrz...