Ten znacznik dotyczy problemów z synchronizacją protokołu lub standardu. Może to obejmować taktowanie UART / IIC itp., A także czas do sterowania silnikiem.
W życiu zawodowym czasami muszę tworzyć diagramy czasowe dla protokołów: UART , SPI itp. Nie mogę jednak znaleźć żadnych dobrych programów. Jakie programy można do tego polecić i jakie są wrażenia z ich
Staram się zbudować komputer domowy Z80 do zabawy w retrocomputing i nauczyć się podstaw projektowania elektronicznego. W celu potwierdzenia koncepcji już w poprzednich tygodniach z powodzeniem montowałem podstawowy system na płytkach chlebowych. Obecny prototyp jest niezwykle prosty. Jako zegara...
Zatem dla tych, którzy nie wiedzą, twierdzenie o zagrożeniu rasowym (RHT) stwierdza, że: A x B + A 'x C = A x B + A' x C + B x C Rozumiem drugą część RHT, dotyczącą opóźnień czasowych i tym podobnych, ale nie rozumiem, dlaczego powyższe zdanie logiczne powinno być prawdziwe, czy ktoś może mi...
Dokumentacja micros () zauważa, że zwracana wartość zawsze będzie wielokrotnością 4. Czy jest jakiś sposób na uzyskanie mikrosekundowego kliknięcia w wyższej rozdzielczości, najlepiej do poziomu 1 mikrosekundy? Zejście do poziomu AVR jest
Buduję te sekwencery muzyczne . Tyle że to nie jest dokładnie sekwencer, to fizyczny interfejs dla sekwencera. Sekwencer to aplikacja działająca na laptopie, z którym łączy się sekwencer, ta funkcja pozwala użytkownikowi tworzyć pętle perkusyjne w locie. To całkiem zabawne, ale wymaga laptopa,...
Mam obwód synchronizatora magistrali do przekazywania szerokiego rejestru w domenach zegarowych. Podam uproszczony opis, pomijając logikę asynchronicznego resetowania. Dane są generowane na jednym zegarze. Aktualizacje mają wiele (przynajmniej kilkanaście) krawędzi zegara: PROCESS...
Próbuję debugować 100-bitową kartę Ethernet i mam problem z próbą rozwiązania. To jest schemat oka dla pary transmisji. Para odbiorcza jest bardzo podobna. Jest to PHY LAN8700, a interfejs MII został skutecznie wyłączony, więc PHY przesyła sekwencje kodu IDLE. Jest zmuszony do 100Mbit / FDX...
W świecie FPGA jakie dokładnie są ograniczenia fałszywej ścieżki dla kompilatora HDL? Dlaczego są
Jestem nowy w fpgas i istnieją pewne subtelności czasowe, których nie jestem pewien, rozumiem: jeśli wszystkie moje procesy synchroniczne są uruchamiane na tym samym zboczu, oznacza to, że moje dane wejściowe są „przechwytywane” na jednym zboczu narastającym, a moja wyjścia zmieniają się na… tej...
Wprowadzenie Po znalezieniu wielu, czasem sprzecznych lub niekompletnych informacji w Internecie i na niektórych zajęciach szkoleniowych dotyczących prawidłowego tworzenia ograniczeń czasowych w formacie SDC , chciałbym poprosić społeczność EE o pomoc w niektórych ogólnych strukturach generowania...
Chciałbym wiedzieć, jak zbudować asynchroniczny kontroler pamięci DRAM bez kości. Mam jakieś 30-stykowe moduły DRAM 1 MB SIMM 70ns (1Mx9 z parzystością), których chciałbym użyć w projekcie komputerowym w stylu retro. Niestety nie ma dla nich arkusza danych, więc wybrałem Siemens HYM 91000S-70 i...