Mam szczególnie dużą transformację przetwarzania sygnału, którą należy przenieść z Matlaba na VHDL. To zdecydowanie wymaga pewnego rodzaju udostępniania zasobów. Trochę obliczeń dało mi następujące informacje: 512 fft 64-punktowych 41210 operacji wielokrotnego dodawania Biorąc pod uwagę, że...
Mam płytkę Xilinx FPGA z kryształem 50 MHz. Muszę podzielić to do 2 Hz w VHDL. Jak mam to
Zamknięte. To pytanie jest nie na temat . Obecnie nie przyjmuje odpowiedzi. Chcesz poprawić to pytanie? Zaktualizuj pytanie, aby było na temat wymiany stosu inżynierii elektrycznej. Zamknięte 4 lata temu . Chcę zacząć od FPGA, ale nigdy wcześniej nie...
Zamknięte. To pytanie jest nie na temat . Obecnie nie przyjmuje odpowiedzi. Chcesz poprawić to pytanie? Zaktualizuj pytanie, aby było na temat wymiany stosu inżynierii elektrycznej. Zamknięte 2 lata temu . jakie tytuły książek poleciłbyś zacząć na FPGA i...
W wątku komentarza do odpowiedzi na to pytanie: Niepoprawne dane wyjściowe w jednostce VHDL stwierdzono: „Dzięki liczbom całkowitym nie masz kontroli ani dostępu do wewnętrznej reprezentacji logiki w FPGA, podczas gdy SLV pozwala na takie sztuczki, jak efektywne wykorzystanie łańcucha...
Na kursach z projektowania logicznego wszyscy dowiedzieliśmy się, że można zminimalizować funkcję logiczną, na przykład za pomocą mapy Karnaugh lub algorytmu Quine – McCluskey . Dowiedzieliśmy się również, że wartości „Don't Care” zwiększają potencjał minimalizacji. Na przykład weź plik rejestru....
Muszę zaprojektować maszynę stanową, używając tylko bramek NAND dla części kombinatorycznej i klapek D dla logiki sekwencyjnej. Wszystko powinno działać z zegarem 1 GHz / 53. Teraz, zanim zaatakujesz mnie słowami „nie odrabimy za ciebie pracy domowej”, powiem ci, że złomowałem wszystko po...
Uczę się korzystać z FPGA (planszy Papilio, która ma xilinx spartan3e, używając vhdl). Muszę podzielić przychodzący puls przez (zakodowany na stałe) numer. Widzę 3 opcje - z grubsza jako pseudokod (na przykładzie 10 zliczeń): Zainicjuj na 0, przy wzroście zbocza narastającego o 1, w porównaniu...
Pracuję nad dużym projektem FPGA i jestem bardzo blisko limitów zasobów FPGA, którego obecnie używam, Xilinx LX16 w pakiecie CSG225. Projekt jest również prawie ukończony, ale w tej chwili nie będzie już pasował do FPGA. Mogę wyłączyć części, aby je dopasować, jednak muszę zmniejszyć zużycie...
Chcę razem OR bitów wektora. Powiedzmy, że mam wektor o nazwie example(23 downto 0)i chcę OR wszystkie bity do innego wektora, czy jest jakiś sposób na to, który nie wymaga przejścia example(0) or example(1) or
Jak mogę wydobyć wewnętrzne sygnały mojego kodu źródłowego VHDL na mój testbench, aby móc je wyświetlać jako przebiegi? Używam Active HDL. Chciałbym wiedzieć, czy istnieje metoda niezależna od narzędzia do osiągnięcia mojego celu. Każda pomoc jest mile widziana. Otrzymuję teraz ten błąd. Mój kod...
Kiedy podchodzę do problemu w C ++ lub pythonie, istnieje wiele bibliotek, które znacznie obciążają mój kod. Myślę o GNU GSL , BOOST lub FFTW dla C ++ oraz NumPy lub SciPy dla Pythona. Pod wieloma względami fakt, że te zasoby istnieją, sprawia, że kodowanie w tych językach jest opłacalne,...
Chcę zrozumieć, w jaki sposób różne konstrukcje w kodzie VHDL są syntetyzowane w RTL. Czy ktoś może mi powiedzieć różnicę między konstrukcją If-Else a konstrukcją instrukcji Case procesu w VHDL pod względem sposobu wnioskowania kodu do obwodu RTL przez narzędzie do syntezy? Rozważ przypadek...
Jestem studentem elektrotechniki i uczę się języka opisu sprzętu znanego jako VHDL. Szukałem go w Google, szukając IDE (jestem na komputerze Mac), ale ten język wydaje się dość martwy. Oto moje pytanie: czy w mojej przyszłej pracy jako inżynier elektryk VHDL będzie dla mnie przydatny? Używasz...
Zablokowana . To pytanie i odpowiedzi są zablokowane, ponieważ pytanie jest nie na temat, ale ma znaczenie historyczne. Obecnie nie akceptuje nowych odpowiedzi ani interakcji. Mam dwa tygodnie do ukończenia mojego pierwszego kursu college'u z projektowania cyfrowego i...
Próbuję zacząć korzystać z DSP na mojej płycie Spartan-3. Zrobiłem płytę AC97 z układem ze starej płyty głównej i do tej pory udało mi się zrobić ADC, pomnożyć próbki dla liczby <1 (zmniejszyć głośność), a następnie DAC. Teraz chciałbym zrobić kilka podstawowych rzeczy DSP, takich jak filtr...
W przypadku oprogramowania książka Wzory projektowe to zestaw wzorców do wykonywania typowych czynności w oprogramowaniu i daje specjalistom ds. Oprogramowania wspólną terminologię do opisania niektórych składników, które muszą stworzyć. Czy istnieje taka książka lub zasób do syntezowalnego RTL...
Czy ktoś może mi powiedzieć, jaka jest różnica między RTL a kodem behawioralnym Verilog? Czy istnieje wyraźne rozgraniczenie wzorów na tych dwóch
Próbuję wdrożyć 3-etapowy potok MD5 zgodnie z tym linkiem . W szczególności algorytmy na stronie 31. Istnieje również inny dokument opisujący przekazywanie danych. Odbywa się to w FPGA (Terasic DE2-115). W tym projekcie nie ma schematów, tylko kod VHDL. library ieee; use...
Jaka jest różnica między używaniem: ENTITY MyDemo is PORT(X: IN STD_LOGIC; F: OUT STD_LOGIC ); END MyDemo; i ENTITY MyDemo is PORT(X: IN BIT; F: OUT BIT ); END MyDemo; Jakie są ograniczenia korzystania z BIT w stosunku do STD_LOGIC i odwrotnie? Czy są one całkowicie wymienne? Rozumiem,...