Próbuję zacząć korzystać z DSP na mojej płycie Spartan-3. Zrobiłem płytę AC97 z układem ze starej płyty głównej i do tej pory udało mi się zrobić ADC, pomnożyć próbki dla liczby <1 (zmniejszyć głośność), a następnie DAC. Teraz chciałbym zrobić kilka podstawowych rzeczy DSP, takich jak filtr...
W przypadku oprogramowania książka Wzory projektowe to zestaw wzorców do wykonywania typowych czynności w oprogramowaniu i daje specjalistom ds. Oprogramowania wspólną terminologię do opisania niektórych składników, które muszą stworzyć. Czy istnieje taka książka lub zasób do syntezowalnego RTL...
Czy ktoś może mi powiedzieć, jaka jest różnica między RTL a kodem behawioralnym Verilog? Czy istnieje wyraźne rozgraniczenie wzorów na tych dwóch
Próbuję wdrożyć 3-etapowy potok MD5 zgodnie z tym linkiem . W szczególności algorytmy na stronie 31. Istnieje również inny dokument opisujący przekazywanie danych. Odbywa się to w FPGA (Terasic DE2-115). W tym projekcie nie ma schematów, tylko kod VHDL. library ieee; use...
Jaka jest różnica między używaniem: ENTITY MyDemo is PORT(X: IN STD_LOGIC; F: OUT STD_LOGIC ); END MyDemo; i ENTITY MyDemo is PORT(X: IN BIT; F: OUT BIT ); END MyDemo; Jakie są ograniczenia korzystania z BIT w stosunku do STD_LOGIC i odwrotnie? Czy są one całkowicie wymienne? Rozumiem,...
Pracuję w zespole, który zajmuje się zarówno tworzeniem oprogramowania sterowników, jak i FPGA. Symulacja FPGA jest wykonywana w Modelsim, a oprogramowanie sterownika jest napisane w C. Aby zminimalizować ryzyko integracji, chciałbym móc modelować interakcję między dwiema połówkami naszego produktu...
W artykule o FPGA trudnych do napromieniowania natrafiłem na to zdanie: „Innym problemem związanym z urządzeniami Virtex są pół-zatrzaski. Pół-zatrzaski są czasami używane w tych urządzeniach dla stałych wewnętrznych, ponieważ jest to bardziej wydajne niż użycie logiki”. Nigdy nie słyszałem o...
W świecie FPGA jakie dokładnie są ograniczenia fałszywej ścieżki dla kompilatora HDL? Dlaczego są
Współczesne układy FPGA mają wbudowane bloki DSP, najnowsze układy FPGA mają nawet wbudowane jednostki zmiennoprzecinkowe zgodne z IEEE-754. Możliwe jest utworzenie encji / modułu DSP za pomocą GUI po wybraniu w nim wymaganych parametrów, a następnie umieszczeniu go w projekcie. Kiedy musimy...
Mam następującą funkcję VHDL, która zwielokrotnia podaną macierz MXN aprzez wektor NX1b : function matrix_multiply_by_vector(a: integer_matrix; b: integer_vector; m: integer; n: integer) return integer_vector is variable c : integer_vector(m-1 downto 0) := (others => 0); begin for i in 0 to...
Projektuję klawiaturę w VHDL. Wszystko działa dobrze po naciśnięciu tylko jednego klawisza. Skanuję każdą kolumnę w poszukiwaniu naciśnięcia klawisza w maszynie stanów i kiedy żaden klawisz nie jest wciśnięty, co jest warunkiem, pin4pin6pin7pin2 = "0000"że przełączam się do następnego stanu w celu...
tło To jest osobisty projekt; dotyczy podłączania FPGA do N64, wartości bajtów, które odbiera FPGA są następnie przesyłane przez UART do mojego komputera. W rzeczywistości działa całkiem dobrze! Niestety w przypadkowych przypadkach urządzenie ulegnie awarii, a następnie wyzdrowieje. Podczas...
Znam dwa sposoby syntezy zmiennej VHDL przez narzędzie do syntezy: Zmienna zsyntetyzowana jako logika kombinacyjna Zmienna zsyntetyzowana w sposób niezamierzony jako Latch (gdy niezainicjowana zmienna jest przypisana do sygnału lub innej zmiennej) Jakie są inne sposoby syntezy zmiennej VHDL?...
Jestem zupełnie nowy w świecie układów FPGA i pomyślałem, że zacznę od bardzo prostego projektu: 4-bitowego 7-segmentowego dekodera. Pierwsza wersja, którą napisałem wyłącznie w języku VHDL (jest to w zasadzie pojedynczy kombinator select, nie wymaga zegarów) i wydaje się działać, ale chciałbym...
Chcę zaprojektować blok kombinacyjnej logiki przy użyciu VHDL, ale czasami syntezowany wynik zawiera niezamierzone zatrzaśnięcie. Jakich wskazówek kodowania muszę przestrzegać, aby uniknąć wnioskowania syntezatora o zatrzaski? Przykład: w małym segmencie kodu powinienem używać instrukcji...